Abstrait

Étude et analyse d'une conception de déphaseur 8 bits encapsulé QFN utilisant la technologie CMOS 65 nm

Arthi. R, S. Christopher, R. David Koilpillai

Un déphaseur numérique 8 bits utilisant la technologie CMOS 65 nm pour une bande de 3 GHz à 4 GHz est conçu, fabriqué et testé. Ce travail est basé sur la topologie de ligne commutée utilisant diverses combinaisons de filtres avec des composants localisés pour atteindre les performances souhaitées. Bien que dans la simulation les tolérances par rapport aux exigences soient bien meilleures en ce qui concerne le conditionnement, elles se détériorent en raison d'incertitudes. Ainsi, ce travail vise à étudier l'effet du fil de liaison sur le déphaseur dans un état conditionné. La variation de perte d'insertion et les pertes de retour sont affectées par l'inductance du fil mais les performances de phase restent plus ou moins les mêmes que lors de la conception. Le déphaseur 8 bits fabriqué démontre une erreur de phase rms globale inférieure à 2,17° sur la bande 3 GHz-4 GHz pour l'ensemble des 256 états. La perte d'insertion est augmentée de 4,76 dB pour l'état de référence de la puce encapsulée et la variation de la perte d'insertion est de ± 10 dB sur tous les états de la bande entière. Les correspondances d'entrée et de sortie mesurées de la puce encapsulée sont respectivement inférieures à -4 dB et -6 dB sur toute la bande